FPGA/CPLD流程

Questa

高端HDL語言驗證環境,廣泛用于復雜的FPGA與ASIC原型設計,對Verilog, SystemVerilog, VHDL, SystemC, SVA, UPF及UVM提供了完整的支持。同時具備測試代碼覆蓋率分析、驗證過程管理等強大的調試功能。

ModelSim

ModelSim是業界公認的具備強大的仿真性能與調試能力的HDL設計驗證環境,它支持UNIX、Linux和Windows等操作系統,并可以保證設計數據的相對獨立性。

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